華為 HiSilicon 近日於國際電路與系統研討會（ISCAS 2026）上正式公開麒麟晶片未來路線圖，目標在 2031 年將大核主頻由現時的 2.75GHz 大幅提升至 5.0GHz，幾近翻倍。令人矚目的是，華為聲稱毋須依賴被美國制裁封鎖的 EUV 極紫外光光刻機，單靠自主研發的「邏輯折疊（LogicFolding）」技術，亦可達成這一目標。
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何庭波親自發表「道律」：以垂直堆疊取代幾何微縮
華為董事、海思半導體總裁何庭波於 5 月 25 日在 ISCAS 2026 上海會議上發表主題演講，正式提出「道律（τ Law）」，以「時間微縮」取代摩爾定律傳統的「幾何微縮」路徑。核心技術「邏輯折疊」的原理是將平面電路進行垂直堆疊，在不縮小晶片面積的情況下大幅提升晶體管密度，概念上與 Intel Foveros 及 AMD 3D V-Cache 有相似之處，惟華為的實現方式不依賴 EUV 光刻機。
麒麟 2026 晶片：首次突破 3GHz 大關
根據 ISCAS 2026 會場展示的 PPT 及官方路線圖，即將於今年秋季面世的麒麟 2026（暫命名）晶片規格如下：
| 項目 | 麒麟 9030（現行） | 麒麟 2026（目標） |
|---|---|---|
| 大核主頻 | 2.75 GHz | 3.1 GHz（+12.7%） |
| 晶體管密度 | 約 155 MTr/mm² | 238 MTr/mm²（+53.5%） |
| P 核能效 | — | 提升 41% |
| 製程 / 光刻技術 | 中芯國際 N+2（DUV，等效 5nm） | 中芯國際 DUV + 邏輯折疊技術 |
2031 年路線圖：主頻 5GHz、媲美未來 1.4nm 工藝
華為的官方路線圖進一步展望至 2031 年，目標晶體管密度超越 400 MTr/mm²，大核主頻達 5.0GHz，華為稱此規格足以媲美未來 1.4nm 製程工藝的水準。目前，實驗室內已在測試 3.1GHz 及 3.39GHz 的原型核心，路線圖的可信度有一定基礎。
無 EUV 能否真正突圍？仍有差距需正視
業界對華為的技術聲稱持審慎態度。目前台積電及三星已可量產 2nm 工藝，而中芯國際為華為代工的麒麟 9030 系列仍停留在等效 5nm 水平。在實際效能測試中，麒麟 9030 Pro 的單核分數約為高通驍龍 8 Elite Gen 5 的三分之一，差距依然顯著。邏輯折疊技術雖可提升晶體管密度及頻率，但良品率、散熱及成本等問題，尚需實際量產驗證。
華為的路線圖展示了一條在制裁封鎖下的自主突圍路徑，能否如期實現 5GHz 目標，仍需觀察未來每年的晶片實際發布規格是否持續達標。
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